Lines Matching refs:u32
270 (u32)( \
271 ((u32)(m) << REG_G3_MTX_MODE_M_SHIFT))
289 (u32)( \
290 ((u32)(s) << REG_G3_MTX_POP_S_SHIFT) | \
291 ((u32)(int) << REG_G3_MTX_POP_INT_SHIFT))
303 (u32)( \
304 ((u32)(index) << REG_G3_MTX_STORE_INDEX_SHIFT))
316 (u32)( \
317 ((u32)(index) << REG_G3_MTX_RESTORE_INDEX_SHIFT))
339 (u32)( \
340 ((u32)(s) << REG_G3_MTX_LOAD_4x4_S_SHIFT) | \
341 ((u32)(integer_m44) << REG_G3_MTX_LOAD_4x4_INTEGER_M44_SHIFT) | \
342 ((u32)(decimal_m44) << REG_G3_MTX_LOAD_4x4_DECIMAL_M44_SHIFT))
362 (u32)( \
363 ((u32)(s) << REG_G3_MTX_LOAD_4x3_S_SHIFT) | \
364 ((u32)(integer_m43) << REG_G3_MTX_LOAD_4x3_INTEGER_M43_SHIFT) | \
365 ((u32)(decimal_m43) << REG_G3_MTX_LOAD_4x3_DECIMAL_M43_SHIFT))
385 (u32)( \
386 ((u32)(s) << REG_G3_MTX_MULT_4x4_S_SHIFT) | \
387 ((u32)(integer_m44) << REG_G3_MTX_MULT_4x4_INTEGER_M44_SHIFT) | \
388 ((u32)(decimal_m44) << REG_G3_MTX_MULT_4x4_DECIMAL_M44_SHIFT))
408 (u32)( \
409 ((u32)(s) << REG_G3_MTX_MULT_4x3_S_SHIFT) | \
410 ((u32)(integer_m43) << REG_G3_MTX_MULT_4x3_INTEGER_M43_SHIFT) | \
411 ((u32)(decimal_m43) << REG_G3_MTX_MULT_4x3_DECIMAL_M43_SHIFT))
431 (u32)( \
432 ((u32)(s) << REG_G3_MTX_MULT_3x3_S_SHIFT) | \
433 ((u32)(integer_m33) << REG_G3_MTX_MULT_3x3_INTEGER_M33_SHIFT) | \
434 ((u32)(decimal_m33) << REG_G3_MTX_MULT_3x3_DECIMAL_M33_SHIFT))
454 (u32)( \
455 ((u32)(s) << REG_G3_MTX_SCALE_S_SHIFT) | \
456 ((u32)(integer_scale) << REG_G3_MTX_SCALE_INTEGER_SCALE_SHIFT) | \
457 ((u32)(decimal_scale) << REG_G3_MTX_SCALE_DECIMAL_SCALE_SHIFT))
477 (u32)( \
478 ((u32)(s) << REG_G3_MTX_TRANS_S_SHIFT) | \
479 ((u32)(integer_translate) << REG_G3_MTX_TRANS_INTEGER_TRANSLATE_SHIFT) | \
480 ((u32)(decimal_translate) << REG_G3_MTX_TRANS_DECIMAL_TRANSLATE_SHIFT))
500 (u32)( \
501 ((u32)(blue) << REG_G3_COLOR_BLUE_SHIFT) | \
502 ((u32)(green) << REG_G3_COLOR_GREEN_SHIFT) | \
503 ((u32)(red) << REG_G3_COLOR_RED_SHIFT))
535 (u32)( \
536 ((u32)(sz) << REG_G3_NORMAL_SZ_SHIFT) | \
537 ((u32)(nz) << REG_G3_NORMAL_NZ_SHIFT) | \
538 ((u32)(sy) << REG_G3_NORMAL_SY_SHIFT) | \
539 ((u32)(ny) << REG_G3_NORMAL_NY_SHIFT) | \
540 ((u32)(sx) << REG_G3_NORMAL_SX_SHIFT) | \
541 ((u32)(nx) << REG_G3_NORMAL_NX_SHIFT))
573 (u32)( \
574 ((u32)(st) << REG_G3_TEXCOORD_ST_SHIFT) | \
575 ((u32)(integer) << REG_G3_TEXCOORD_INTEGER_SHIFT) | \
576 ((u32)(decimal_t) << REG_G3_TEXCOORD_DECIMAL_T_SHIFT) | \
577 ((u32)(ss) << REG_G3_TEXCOORD_SS_SHIFT) | \
578 ((u32)(integer_s) << REG_G3_TEXCOORD_INTEGER_S_SHIFT) | \
579 ((u32)(decimal_s) << REG_G3_TEXCOORD_DECIMAL_S_SHIFT))
611 (u32)( \
612 ((u32)(sy) << REG_G3_VTX_16_SY_SHIFT) | \
613 ((u32)(int_y) << REG_G3_VTX_16_INT_Y_SHIFT) | \
614 ((u32)(decimal_y) << REG_G3_VTX_16_DECIMAL_Y_SHIFT) | \
615 ((u32)(sx) << REG_G3_VTX_16_SX_SHIFT) | \
616 ((u32)(int_x) << REG_G3_VTX_16_INT_X_SHIFT) | \
617 ((u32)(decimal_x) << REG_G3_VTX_16_DECIMAL_X_SHIFT))
661 (u32)( \
662 ((u32)(sz) << REG_G3_VTX_10_SZ_SHIFT) | \
663 ((u32)(int_z) << REG_G3_VTX_10_INT_Z_SHIFT) | \
664 ((u32)(decimal_z) << REG_G3_VTX_10_DECIMAL_Z_SHIFT) | \
665 ((u32)(sy) << REG_G3_VTX_10_SY_SHIFT) | \
666 ((u32)(int_y) << REG_G3_VTX_10_INT_Y_SHIFT) | \
667 ((u32)(decimal_y) << REG_G3_VTX_10_DECIMAL_Y_SHIFT) | \
668 ((u32)(sx) << REG_G3_VTX_10_SX_SHIFT) | \
669 ((u32)(int_x) << REG_G3_VTX_10_INT_X_SHIFT) | \
670 ((u32)(decimal_x) << REG_G3_VTX_10_DECIMAL_X_SHIFT))
702 (u32)( \
703 ((u32)(sy) << REG_G3_VTX_XY_SY_SHIFT) | \
704 ((u32)(int_y) << REG_G3_VTX_XY_INT_Y_SHIFT) | \
705 ((u32)(decimal_y) << REG_G3_VTX_XY_DECIMAL_Y_SHIFT) | \
706 ((u32)(sx) << REG_G3_VTX_XY_SX_SHIFT) | \
707 ((u32)(int_x) << REG_G3_VTX_XY_INT_X_SHIFT) | \
708 ((u32)(decimal_x) << REG_G3_VTX_XY_DECIMAL_X_SHIFT))
740 (u32)( \
741 ((u32)(sz) << REG_G3_VTX_XZ_SZ_SHIFT) | \
742 ((u32)(int_z) << REG_G3_VTX_XZ_INT_Z_SHIFT) | \
743 ((u32)(decimal_z) << REG_G3_VTX_XZ_DECIMAL_Z_SHIFT) | \
744 ((u32)(sx) << REG_G3_VTX_XZ_SX_SHIFT) | \
745 ((u32)(int_x) << REG_G3_VTX_XZ_INT_X_SHIFT) | \
746 ((u32)(decimal_x) << REG_G3_VTX_XZ_DECIMAL_X_SHIFT))
778 (u32)( \
779 ((u32)(sz) << REG_G3_VTX_YZ_SZ_SHIFT) | \
780 ((u32)(int_z) << REG_G3_VTX_YZ_INT_Z_SHIFT) | \
781 ((u32)(decimal_z) << REG_G3_VTX_YZ_DECIMAL_Z_SHIFT) | \
782 ((u32)(sy) << REG_G3_VTX_YZ_SY_SHIFT) | \
783 ((u32)(int_y) << REG_G3_VTX_YZ_INT_Y_SHIFT) | \
784 ((u32)(decimal_y) << REG_G3_VTX_YZ_DECIMAL_Y_SHIFT))
816 (u32)( \
817 ((u32)(sz) << REG_G3_VTX_DIFF_SZ_SHIFT) | \
818 ((u32)(decimal_z) << REG_G3_VTX_DIFF_DECIMAL_Z_SHIFT) | \
819 ((u32)(sy) << REG_G3_VTX_DIFF_SY_SHIFT) | \
820 ((u32)(decimal_y) << REG_G3_VTX_DIFF_DECIMAL_Y_SHIFT) | \
821 ((u32)(sx) << REG_G3_VTX_DIFF_SX_SHIFT) | \
822 ((u32)(decimal_x) << REG_G3_VTX_DIFF_DECIMAL_X_SHIFT))
874 (u32)( \
875 ((u32)(id) << REG_G3_POLYGON_ATTR_ID_SHIFT) | \
876 ((u32)(alpha) << REG_G3_POLYGON_ATTR_ALPHA_SHIFT) | \
877 ((u32)(fe) << REG_G3_POLYGON_ATTR_FE_SHIFT) | \
878 ((u32)(dt) << REG_G3_POLYGON_ATTR_DT_SHIFT) | \
879 ((u32)(d1) << REG_G3_POLYGON_ATTR_D1_SHIFT) | \
880 ((u32)(fc) << REG_G3_POLYGON_ATTR_FC_SHIFT) | \
881 ((u32)(xl) << REG_G3_POLYGON_ATTR_XL_SHIFT) | \
882 ((u32)(fr) << REG_G3_POLYGON_ATTR_FR_SHIFT) | \
883 ((u32)(bk) << REG_G3_POLYGON_ATTR_BK_SHIFT) | \
884 ((u32)(pm) << REG_G3_POLYGON_ATTR_PM_SHIFT) | \
885 ((u32)(le) << REG_G3_POLYGON_ATTR_LE_SHIFT))
933 (u32)( \
934 ((u32)(tgen) << REG_G3_TEXIMAGE_PARAM_TGEN_SHIFT) | \
935 ((u32)(tr) << REG_G3_TEXIMAGE_PARAM_TR_SHIFT) | \
936 ((u32)(texfmt) << REG_G3_TEXIMAGE_PARAM_TEXFMT_SHIFT) | \
937 ((u32)(t_size) << REG_G3_TEXIMAGE_PARAM_T_SIZE_SHIFT) | \
938 ((u32)(v_size) << REG_G3_TEXIMAGE_PARAM_V_SIZE_SHIFT) | \
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940 ((u32)(fs) << REG_G3_TEXIMAGE_PARAM_FS_SHIFT) | \
941 ((u32)(rt) << REG_G3_TEXIMAGE_PARAM_RT_SHIFT) | \
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943 ((u32)(tex_addr) << REG_G3_TEXIMAGE_PARAM_TEX_ADDR_SHIFT))
955 (u32)( \
956 ((u32)(pltt_base) << REG_G3_TEXPLTT_BASE_PLTT_BASE_SHIFT))
992 (u32)( \
993 ((u32)(ambient_blue) << REG_G3_DIF_AMB_AMBIENT_BLUE_SHIFT) | \
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999 ((u32)(diffuse_red) << REG_G3_DIF_AMB_DIFFUSE_RED_SHIFT))
1035 (u32)( \
1036 ((u32)(emission_blue) << REG_G3_SPE_EMI_EMISSION_BLUE_SHIFT) | \
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1042 ((u32)(specular_red) << REG_G3_SPE_EMI_SPECULAR_RED_SHIFT))
1078 (u32)( \
1079 ((u32)(lnum) << REG_G3_LIGHT_VECTOR_LNUM_SHIFT) | \
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1085 ((u32)(decimal_x) << REG_G3_LIGHT_VECTOR_DECIMAL_X_SHIFT))
1109 (u32)( \
1110 ((u32)(lnum) << REG_G3_LIGHT_COLOR_LNUM_SHIFT) | \
1111 ((u32)(blue) << REG_G3_LIGHT_COLOR_BLUE_SHIFT) | \
1112 ((u32)(green) << REG_G3_LIGHT_COLOR_GREEN_SHIFT) | \
1113 ((u32)(red) << REG_G3_LIGHT_COLOR_RED_SHIFT))
1137 (u32)( \
1138 ((u32)(shininess3) << REG_G3_SHININESS_SHININESS3_SHIFT) | \
1139 ((u32)(shininess2) << REG_G3_SHININESS_SHININESS2_SHIFT) | \
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1141 ((u32)(shininess0) << REG_G3_SHININESS_SHININESS0_SHIFT))
1153 (u32)( \
1154 ((u32)(type) << REG_G3_BEGIN_VTXS_TYPE_SHIFT))
1172 (u32)( \
1173 ((u32)(dp) << REG_G3_SWAP_BUFFERS_DP_SHIFT) | \
1174 ((u32)(xs) << REG_G3_SWAP_BUFFERS_XS_SHIFT))
1198 (u32)( \
1199 ((u32)(integer_y2) << REG_G3_VIEWPORT_INTEGER_Y2_SHIFT) | \
1200 ((u32)(integer_x2) << REG_G3_VIEWPORT_INTEGER_X2_SHIFT) | \
1201 ((u32)(integer_y1) << REG_G3_VIEWPORT_INTEGER_Y1_SHIFT) | \
1202 ((u32)(integer_x1) << REG_G3_VIEWPORT_INTEGER_X1_SHIFT))
1234 (u32)( \
1235 ((u32)(sy) << REG_G3_BOX_TEST_SY_SHIFT) | \
1236 ((u32)(int_y) << REG_G3_BOX_TEST_INT_Y_SHIFT) | \
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1239 ((u32)(int_x) << REG_G3_BOX_TEST_INT_X_SHIFT) | \
1240 ((u32)(decimal_x) << REG_G3_BOX_TEST_DECIMAL_X_SHIFT))
1272 (u32)( \
1273 ((u32)(sy) << REG_G3_POS_TEST_SY_SHIFT) | \
1274 ((u32)(int_y) << REG_G3_POS_TEST_INT_Y_SHIFT) | \
1275 ((u32)(decimal_y) << REG_G3_POS_TEST_DECIMAL_Y_SHIFT) | \
1276 ((u32)(sx) << REG_G3_POS_TEST_SX_SHIFT) | \
1277 ((u32)(int_x) << REG_G3_POS_TEST_INT_X_SHIFT) | \
1278 ((u32)(decimal_x) << REG_G3_POS_TEST_DECIMAL_X_SHIFT))
1310 (u32)( \
1311 ((u32)(sz) << REG_G3_VEC_TEST_SZ_SHIFT) | \
1312 ((u32)(decimal_z) << REG_G3_VEC_TEST_DECIMAL_Z_SHIFT) | \
1313 ((u32)(sy) << REG_G3_VEC_TEST_SY_SHIFT) | \
1314 ((u32)(decimal_y) << REG_G3_VEC_TEST_DECIMAL_Y_SHIFT) | \
1315 ((u32)(sx) << REG_G3_VEC_TEST_SX_SHIFT) | \
1316 ((u32)(decimal_x) << REG_G3_VEC_TEST_DECIMAL_X_SHIFT))